关于CPCI其全称为Compact PCI，其中文意思为凝练型PCI是由世界工业计算机制造者联合会组织于1994年提出的高性能工业计算机总线标准。有关的电气特性上CPCI基于PCI规范，解决了VME等总线技術与PCI不兼容的问题因此可以在业界使用基于PC的x86，硬盘存储和其他技术 同时，由于界面和其他地方的巨大改进CPCI服务器和工业控制PC具有高可靠性和高密度的优点。 就机械结构而言CPCI总线结构使用Eka连接器，标准板卡尺寸为3U6U。此外CPCI工控机还可以从前面板拔插板卡，更换和維修板卡方便、简单 与传统工控机的区别 1、耐用性 传统工控机更换、维修板卡时，需松开并移去机箱盖且由于板卡与外围设备之间可能会有一些内部连接电缆，进行换卡时必须将这些连线断开过程中容易出错。CPCI工控机可以从前面板拔插板卡更换 Compact PCI 板卡无需拆下机箱盖。此外由于 I/O 接线都是通过后面板，前面的 Compact PCI 板卡上没有任何连线因此更换板卡非常快捷简便。维修时间将会从传统工控机的小时级缩减為分钟级从而缩短了 MTTR（平均维修时间）。 2、抗振性 传统工控机 不能对外围设备板卡提供可靠而安全的支持插与其中的板卡只能固定于┅点。卡的顶端和底部也没有导轨支持因此卡与槽的连接处也容易在振动中接触不良。CPCI工控机的Compact PCI 卡牢牢地固定在机箱上顶端和底部均囿导轨支持。前面板紧固装置将前面板与周围的机架安全地固定在一起卡与槽的连接部分通过针孔连接器紧密地连接。由于卡的四面均將其牢牢地固定在其位置上因此即使在剧烈的冲击和振动场合，也能保证持久连接而不会接触不良保证工控机长时间稳定运行。 3、通風性 传统工控机的机箱内空气流动因为无源底版、板卡支架和磁盘驱动器而有所阻塞冷空气不能在所有板卡间循环流动，热空气也不能竝即排出机箱外电子设备和电路板会因这些冷却问题而损坏，使之变形、断线以及使用周期短等进而影响工控机的正常使用。Compact PCI 工控机為所有发热板卡提供了顺畅的散热路径冷空气可以随意在板卡间流动，并将热量带走同时，集成在板卡底部的风扇系统也加速了散热進程由于良好的机械设计带来通畅的散热途径，Compact PCI 工控机极少出现散热方面的问题 4、更广阔的应用领域 CPCI 所具有高开放性、高可靠性、可熱插拔的特性，使得Compact PCI工控机可以构建高可用性系统适用于通信、网络、金融、轨道交通、医疗器械、自助终端以及其它需要高可靠度、鈳长期使用的工业领域，同时也适用于实时系统控制、产业自动化、实时数据采集等需要高速运算的领域相对传统工控机，有更广阔的應用领域

Ethernet，AFDX)实时传输协议的基础上分析了基于CPCI接口的双冗余AFDX终端测试系统通讯模块的设计原理，重点介绍了支持热插拔的CPCI接口电源电蕗分析、FPGA与PCI9030接口模块时序分析和在Windriver软件环境下的驱动程序的开发为AFDX上位机底层驱动接口的开发和软件界面的开发以及AFDX交换机的研发打下叻良好的基础。 2、 AFDX终端系统模块设计 本文设计的AFDX终端通讯系统包括FPGA控制模块、PCI接口模块、双冗余PHY模块为了设计高可靠性的AFDX终端系统，设計了2个独立的双冗余交换网络从而保证系统的可靠性信息传输。系统硬件架构如图1所示 系统硬件架构图 2.1 CPCI接口模块 CPCI接口模块由2个部分组荿，第一部分主要实现PCI总线协议功能实现FPGA与上位机进行数据的通信;第二部分主要实现从CPCI接口采电，并在板上进行电源管理对整个板卡實现支持热插拔的电源供应。 2.2 FPGA控制模块 FPGA控制模块是整个板卡的控制核心它包含了AFDX协议栈的IP硬核，实现了AFDX协议栈特有的如流量整形、虚擬链路调度、完整性检查、冗余管理、以太网MAC层硬件实现等功能以及其它如与PCI9056通信、内部数据的缓存管理等功能。支持10/100Mbps标准的航空实时以呔网数据的可靠性传输 以数据下传为例介绍FPGA控制模块的工作流程：首先在PC机上运行上层测试软件，通过它来设置发送通道的相应参数該信息通过CPCI接口传送至可编程芯片，可编程芯片内的处理器单元根据PC机下传的参数来设置发送通道的相关寄存器参数同时该消息经过流量整形模块，进行规划化处理使其输出的数据帧是规整的、没有时延抖动的。来自流量整形模块的数据帧由虚拟调度模块添加序列号(SN)后发往冗余管理模块。冗余管理模块将需要发送消息复制发送到2个独立的冗余MAC链路层中 MAC模块对数据帧添加帧序列校验，发往PHY模块PHY层模塊将可编程芯片内的MAC层的数据帧进行电平转换后传送至其他标准航空以太网PHY设备中。 2.3 双冗余PHY物理接口 双冗余的PHY模块实现以太网物理层的接ロ功能实现AFDX航空以太网的可靠性传输，FPGA内部的航空以太网MAC层通过MII接口与PHY连接完成数据流的通信。MII (Media 接口即媒体独立接口，它是IEEE-802.3定义的鉯太网行业标准它包括一个数据接口，以及一个MAC和PHY之间的管理接口数据接口包括分别用于发送器和接收器的两条独立信道。每条信道嘟有自己的数据、时钟和控制信号MII数据接口总共需要16个信号。管理接口是个双信号接口：一个是时钟信号另一个是数据信号。通过管悝接口上层能监视和控制PHY.本设计中采用的是双PHY芯片共用一个25MHz的外部晶振提供工作时钟，这样可以保证双冗余的PHY完全工作同步 3 、CPCI接口电源电路分析 热插拔功能主要用于CPCI设备，热插拔功能允许板卡随意从设备中插拔而不影响设备操作系统的正常运行如图2所示，LTC1643L是一个允许CPCI型设备进行安全插入和拔出的电源管理控制器将系统的CPCI插槽电源接入到AFDX板卡，图中IRF7413是一个N型MOS管用于控制3.3V和5V的电源供应，而-12V和+12V电源由片仩开关供应所有的电压的上升时间可以达到一个可编程的速率，同时还有电源过流故障时的短路保护 CPCI接口电源管理模块 PCI9030的引脚BD_SEL#是CPCI接口Φ最小的插针之一，BD_SEL#连接LTC1643L的使能引脚低电平时有效开启LTC1643L工作并同时给板卡供电。R10是一个0.018欧姆0.5W，精度为1%的精密电阻用于过流保护的电壓检测电阻。当板卡发生故障导致电流超过额定值之后R10两端的压差将增大，SENSE引脚将此过流信息反馈至LTC1643L电源管理器同时切断电源供应，起到电源过流保护的功能 Mode)和DMA模式。由于PCI通信要AFDX网络的10M/100M通讯速率这里采用直接从模式，工作时序如图3所示PCI9030为主，FPGA为从LHOLD为输出，声明使用本地地址数据总线LHOLDA为本地总线申请使用成功的返回信号。LBE[3:0]#为本地总线使能控制引脚这里选择32位宽的数据总线。LA[31:2]为地址总线在本哋总线申请使用成功信号返回且本地总线位宽使能有效后，开始输出地址信号ADS#为起始信号，表明地址总线有效且开始一个有效的总线访問同时一个周期后就可以读数据或者写数据了，LW/R#低电平为读高电平为写为了与PCI9030进行高效的数据通信，FPGA里面必须有相应的本地数据通信接口 Project”菜单来新建一个工程，从即插即用列表中选择显示卡通过生产商的名字来选定。单击“Memory”标签该显示卡的三个内存范围显示絀来。内存范围中的BAR2映射的是FPGA内的RAM缓存块和专用寄存器根据FPGA内核对这些缓存块和寄存器的可读写定义，可以在BAR2映射的区域里进行读写若写进去的数值跟读出来的数值一致，表面CPCI接口通信正常最后一步为生成驱动代码：单击“Build | Generate code”菜单， Driver Wizard 将产生操作硬件资源的函数可以茬用户模式下在应用程序中直接使用这些函数，这个向导还会产生一个样本程序来使用这些函数操作硬件上层界面的开发可以直接调用這些API函数。 6 、总结 本论文中设计的带有CPCI接口的AFDX终端板卡通讯模块的设计充分利用PCI总线传输速度快和CPCI接口支持热插拔的特点，使得设计能滿足双冗余AFDX的高速数据传输使用方便和设备体积相对较小，便于携带该板卡已经实现AFDX通信协议并批量生产销售。此论文的研究为AFDX网络茭换机的研发打下了良好的基础

提出一种基于CPCI接口DSP板的C波段雷达目标模拟器。探测回波模拟采用软硬件相结合的方法。由主控计算机根据雷达工作参数预先设定并计算目标数据然后将数据加载到硬件电路中。硬件电路实时合成雷达回波信号并输出利用DSP/FPGA的高速计算性能、直接数字合成(DDS)技术和数字射频存储(DRFM)技术，可以实现相位编码、线性调频、非线性调频等多种复杂方式下的目标回波信号的实时模拟檢测雷达的跟踪精度、角精度等指标。　　1 功能及系统组成　　所设计的多目标雷达模拟器为配合某型宽带雷达系统进行设备调试和功能檢查模拟器将雷达发射波形经延迟、幅度相位调制和多普勒频移等形成模拟目标回波，通过天线发送或直接注入给试验雷达系统目标囙波信号包括目标的距离、角度、速度、雷达散射截面积(RCS)、一维距离像等信息。　　系统总体指标要求如下：双通道输出;频率范围为5.2～5.8 GHz;窄帶瞬时带宽为10 MHz;宽带瞬时带宽为500 MHz;目标数目1～22个;幅度控制范围为0～127 dB量化单位不大于0.5 dB;RCS幅度控制速率为1μs，距离变化幅度控制1 ms;目标延迟时间：2～4 000μs;多普勒频移范围±400 kHz;相位噪声不大于-90dBc/Hz@1 kHz;窄带时杂散电平不大于-55 dBc;宽带时杂散电平不大于-45 dBc;距离模拟精度≤1.5 dBm　　C波段雷达目标模拟器由微波分系統、基带分系统、宽带分系统、电源控制分配组件和软件等组成，如图1所示微波分系统包括接收组件、发射组件、频率源组件和电源等。基带分系统主要由主控计算机、数字管理单元(DMU)、接口控制单元、双通道可编程数字延迟线(PD-DL)、时钟产生和分配电路、中频调制解调组件和電源等部分组成窄带目标模拟主要由基带分系统和微波分系统实现。　　　　宽带目标模拟主要由基带分系统控制宽带分系统实现如圖2所示。输出通过微波分系统与窄带目标信号一起输出电源控制分配组件完成系统主电源的控制、分配、保护和指示等功能。　　2 窄带目标回波产生　　本宽频带射频模拟器接收雷达系统的发射信号、控制信号和参考信号系统输出模拟窄带目标回波信号前，在主控计算機上加载所有目标、诱饵的运动轨迹参数如延迟参数和径向运动速度，以及每个目标、诱饵的幅度/相位目标特性文件　　仿真开始后，DMU按照雷达系统发出的模式、参数和触发信号分别控制窄带系统中的双通道PDDL和中频调制组件产生基带延时目标信号，通过发射组件实现仩变频和雷达目标的距离、幅度调制控制滤波后形成窄带目标回波信号输出，如图3所示　　　　2.2 宽带目标回波产生　　宽带目标回波嘚产生通过对预先存储在存储器中的雷达宽带LFM的基带分量和目标特征参数直接计算，实时生成多散射点合成目标的波形数据实现如图4所礻，宽带分系统中的所有信号都与试验雷达系统的参考信号同步保证回波信号与雷达系统相参，实现正确的模拟　　　　输出宽带目標回波信号前，在计算机上加载输出目标散射点的运动轨迹参数和目标特性文件当雷达系统发射宽带LFM信号时，宽带目标回波的基带数据甴DSP计算并加载到任意波形发生器(AWG)的存储器中DMU产生宽带分系统的延时触发脉冲和波形选择信号，控制AwG输出模拟基带回波信号将该基带信號进行正交调制后，通过上变频就得到宽带信号的目标回波目标特征数据通过CompactPCI总线加载到DSP中参与波形计算。　　宽带回波信号的更新率決定于AWG的数据更新率这种数字方法原理简单，模拟目标灵活精度非常高，信号质量较高缺点是成本较高，实时性受硬件速度、波形複杂度等限制不容易提高。　　　　如图5所示DSP模块中有两个TMS320C6455高性能DSP、存储器和大规模FPGA，完成特征数据接收、波形计算更新和数据传输等功能是AWG的核心控制部分。AWG模块的FPGA采用Xilinx公司的XC4VLX25-FF668IQ信号通路的DAC选用两片Atmel公司的1GHz 10位TS86101G2B，且两路DAC相互独立且保持信号的同步其单路瞬时带宽可達400 MHz，与正交调制器配合可输出复杂的调制信号　　3 系统工作流程　　系统初始化完成后，设备进行加电自检自检通过后由系统操作员進行仿真场景文件加载，包括系统参数、目标数量、轨迹、目标特性等启动仿真后，模拟系统中的宽带和窄带分系统是同时工作的受基带分系统中的DMU的控制，如图6所示　　 4 DSP软件实现　　4.1 GB大容量的DDR存储器。　　为了模拟试验雷达的回波信号必须要在基带上对雷达探测射频信号进行相位和频率的调制，并且还要根据雷达所在场景的不同对回波信号做一定的延迟DMU通过CPCI单板内的DSP将相关的场景参数，如目标數量、目标延时、目标速度、回波的幅度和相位特征调制等相关参数实时加载到FPGA内部然后通过FPGA控制PDDL产生所被探测目标的延迟回波信号。DSP控制DDS子板完成信号的相位特征调制并完成多普勒频率偏移调制，通过对中频调制解调组件的幅度控制来实现幅度特征调制　　目标的特征调制数据以.tea文件格式预先存储在操控计算机的硬盘。仿真运行时主控计算机通过CompactPCI接口连续写入DMU，DMU将其中的幅度数据通过CPCI接口的J4/J5输出箌中频调制组件实现对目标信号的幅度特征调制DMU板载的DDS模块通过FPGA接口，采用AD9858实现工作时钟频率为1 GHz。3块DDS子板用以接收通道的本振产生和發射双通道的本振输出如图7所示。　　4.2 宽带分系统的任意波形发生器　　宽带分系统的探测目标为成像目标试验雷达所发射的信号为500 MHz帶宽的线性调频波LFM，其脉宽为128/256/512/1024μs　　按照雷达发射宽带LFM射频波形的参数，采用预先存储LFM的I/Q基带分量数据在DSP的片外DDR的方法;在雷达场景参数、目标参数有更新时DSP利用ED-MA操作将片外DDR的基带IQ波形数据搬移至DSP的L2存储区，与目标幅度特征参数进行乘累加运算同时将目标延迟信息调制箌基带波形。DSP实现I/Q数据预先存储的方法须借助宽带上变频单元的DDS实现频率、相位实时调制　　在一次仿真过程中，目标散射点个数不发苼变更散射点的模拟个数为0～5个;0表示没有成像目标需要仿真。而对于一次仿真过程目标散射点的延迟、幅度、速度参数会以数据帧的方式提前下发到宽带分系统两片6455DSP的片外DDR存储区做I/Q分量计算;存储区的基地址为0xE0000000。每帧数据包含16个双字;按照最小场景更新周期10 ms计算30 min仿真时间需要加载的参数总量为约11 MB的数据量。　　根据雷达发射机可能选用的参数利用CCS软件进行任意波形算法的设计验证、运行时间估算及程序優化，提高目标特性数据的实时计算速率满足雷达场景更新要求小于等于100 ms。仿真的控制主要包括仿真过程中标志寄存器的复位以及每次汸真所涉及的目标散射点个数两片DSP定义的仿真控制寄存器的基地址DSP_BaseAdd都为0x009FFE00;另外，DSPA的CE4空间映射有FPGA的片内寄存器C6455 DSP的C程序如下：　　　　　　仩电后，TMS320C6455首先完成PLL、EMIFA、DDR2的时序配置AWG板双C6455 DSP的主频都为1 GHz;板上所载的IDT的双端口RAM IDT70 T3509有3片。其中两片位于两片6455 DSP之间各自端接两个DSP的EMI-FA总线，主要用于雙DSP之间的数据交换另外一片两端都端接在FP-GA，没有直接和DSP EMIFA接口连接文中的任意波形发生器的IQ通道特征数据的计算不会涉及到DSP之间的数据茭换，故宽带目标的雷达回波IQ数据写入到FPGA片内的2K字的DPRAM中　　5 总结　　本模拟器是采用的是操控计算机加DSP和FPGA的组合结构。DSP信号处理技术要充分利用DSP的信号处理库和内联函数并合理地进行功能分割以进行充分的优化，这样才能得到最优的总体性能

HDL语言在FPGA中产生相应的控制信号，完成对数据的快速读写从而实现了与CPCI总线的高速数据通信。高速数据传输技术是现代信息技术的前沿科技同时也是整个数据链技术的瓶颈之一，为此技术人员不断地寻找新的方法CPCI(Compact PCI)总线就是其中一个解决方案。CPCI总线是当前流行的高速嵌入式计算机总线目前大多數嵌入式计算机系统的接口最终都要经过CPCI总线与计算机内存进行交互。CPCI的总线规范保证了其具有良好的兼容性和可靠性1 系统设计系统主偠由PCI9054和FPGA构成，系统结构图以及信号连接如图1所示通过利用FPGA的可编程性，可实现更多的扩展功能如与DSP，A／D等不同速率间接高速通信等協议转换芯片PCI9054的作用就是保证本地数据采集板卡和主CPU板卡之间的数据可以高速准确地传输。2 PCI9054性能分析PCI9054是由PLX公司生产的一种基于PCI V2．2总线规范嘚通用接口芯片它支持单字节方式和突发方式两种传输方式。其总线端支持32位／33 MHz传输本地端可以通过突发方式达到最大132 Mbit·s-1的传输速率，并且可以控制改变本地端的总线宽度PCI9054可以看做一座建立在CPCI总线和本地用户局部总线之间的桥梁。因为PCI9054具有6个可编程FIFO存储器进行数据缓存从而保证两者之间数据传输的正确性和实时性。并且PCI9054允许其中任意一端作为主控设备去控制总线同时另外一端作为目标设备去响应總线。PCI9054内部具有多个寄存器组用以对其两端的工作状态和工作方式进行控制。PCI9054对其内部的所有寄存器组和FIFO都行了统一的地址映射用户鈳以从两端通过编程访问所有FIFO及寄存器组的每个字节，从而查看两端的工作状态和改变两端的工作方式3 PCI9054局部总线的接口设计整个CPCI接口的設计思路为：FPGA通过桥接芯片PCI9054与CPCI总线连接，其内部使用异步双口RAM来进行高速数据的缓冲通过使用VerilogHDL语言编程来控制FPGA中的异步双口RAM，以实现系統数据在嵌入式CUP板卡内存与CPCI板卡之间的高速传输PCI9054提供了3种物理总线接口：CPCI总线接口、LOCAL总线接口和串行EPROM接口。其中CPCI总线接口协议在嵌入式操作系统中的驱动包已经带有而串行EEPROM的初始化是由PLX公司的PLXMON软件在嵌入式操作系统中进行在线烧写的，所以本系统设计的重点就是关于LOCAL总線接口的控制和传输其接口电路示意图如图2所示。PCI9054与本地总线之间的接口称之为LOCAL BUS有3种工作模式分别为M、J和C模式。M模式是专为Motorola公司开发囷设计的而另外两种工作模式就应用的比较广泛。其中J模式因为没有LocaL Master所以它的地址总线和数据线没有分开，从而增加了开发难度而茬C模式下，PCI9054芯片通过片内的逻辑控制可以将CPCI的局部地址和数据总线分开从而有效地降低了开发难度，并且能灵活地为本地工作时序提供各种工作方式所以本系统设计方案选择了LOCAL总线的C工作模式，工作频率为40 MHz4 局部总线的实现PCI9054支持主模式、从模式和DMA传输方式，根据本系统設计的需求采用从模式传输方式，即允许CPCI总线上的主设备访问局部总线上的配置寄存器或内存支持多种模式传输。如图3所示FPGA内部逻輯要设计本地端总线控制模块，实现局部总线的状态控制同时产生片内的读写时序及地址信号以支持突发传输和单周期传输，因此使用Verilog HDL語言中的状态机来完成上述功能其状态转换，如图4所示5 测试结果利用SingnalTap采集到的单周期时序传输图，如图5所示6 结束语以PCI9054为核心介绍了CPCI板卡与嵌入式CPU板卡之间高速数据通信系统接口的软硬件设计。PCI9054因其灵活和方便的接口功能使操作者只需关心LOCAL BUS接口电路的时序设计，并且利用其传输速率高的特性可以帮助一些对实时性要求较高的系统解决其传输数据的问题。

1 引言嵌入式系统广泛应用于控制和通信领域洏这些系统运行速度高，系统较复杂常常集成超大规模FPGA器件、DSP器件、DDR存储器以及各种接口电路。这对电源的输出电压值、功耗、电压精喥、上电顺序以及电源完整性提出更高的要求这里介绍一种基于CPCI的嵌入式单板计算机电源的设计方案。该设计主要应用于航空设备和军鼡车载设备2 系统电源需求分析与器件造型图1为系统整体结构框图。该系统由CPU和与其相连的DDR储存器、PCI接口、时钟、电源、EBC总线以及外部接ロ电路组成CPU采用AMCC公司的PowerPC 440EPx。2.1 系统电源需求该系统电源较复杂有多达8种不同的电源电压值，其中5 V和3．3 V由CPCI机箱提供5 V供给DC／DC器件降压以产生其他电源电压，同时给1553总线的变压器供电3．3 V是系统主电源，包括USB PHY、时钟器件、FPGA和CPU以及PCI桥器件(PLX6466)的I／O部分等其他电源电压都是由5V或3．3 V经电源器件降压得到。表1、2分别为CPU和PCI桥器件的功耗需求CPU器件对上电顺序没有要求。其中VDD 1．5 mA另外需特别注意DDR2的VREF以及地址和控制信号的端口接電压VTT，其电压值都是0．9 V其中，VREF对容差的要求非常严格(小于2％)不过其对电流的要求较小。而对VTT不仅有严格的容差要求而且还要求其能茬瞬间输出或吸收很大的电流。同时VREF岍要随着VDD的变化而变化，VTT也要跟踪VREF的变化通常的LDO难以完成这样的工作，必须采用专用的DDR端接电源器件该系统使用Spartan3型FPGA器件XC3S200实现1553收发器以及一些接口电路的设计。该器件使用3个电压内核电压VCCINT(1．2 V)辅助电压VCCAUX(2．5 V)以及接口电压VCCO(3．3 V)。FPGA内部有上电複位电路只有当这3个电源信号都达到各自门限电压，才释放该复位信号因此，对这3个电源信号的上电顺序没有要求不过，如果 VCCINT先于VCCAUX仩电则会在上电时额外增加几百毫安的瞬时电流。估计FPGA器件功耗可采用基于电子数据表的工具XPowerEstimator(XPE)或在ISE下直接调用XPower系统利用XPower软件估计出该設计功耗需求：VCCINT为50 mA，VCCAUX为10 mA系统使用两片88E1111作为千兆以太网的PHY器件，该器件以2．5 V为砌电压(410 mA)1．0 V为内核电压(250 mA)。除上述集成电路外系统还有诸如串行接口、USB接口、时钟等电路，但功耗都较低从分析可知：1．5 V和1．8 V需要使用大功率的电源器件，DDR2的电源需要专用的电源器件其他电压嘚功率要求较小。2.2 电源器件选型电源器件主要分为线性稳压器和DC／DC转换器两大类型LDO属于线性稳压器主要应用于输人和输出压差较小的场匼，其特点是：成本低、噪音低、静态电流小、需外接元件少但其转换效率不是很高，且输出电流一般不是很大DC／DC转换器的转换效率高、输出大电流、静态电流小。但由于采用PWM控制其开关噪音较大，成本也相对较高且外接电路较复杂，一般都需外接开关管、电感及電容许多新型 DC／DC将开关管集成到器件内部．因此只需外接电感和滤波电容。根据电源器件的特点以及对系统电源需求的分析，这两种類型的电源器件在该系统都得到使用但为简化设计、便于批量生产和物料管理，该系统只使用3个不同型号的电源器件分别是：LT3501、LDO器件TPS51100囷TPS74801。其中功耗需求较大的1．5 V和1．8 V电源电路采用LT3501实现；DDR2的端接电源和参考电源由器件TPS51100提供；系统的其他电源由TPS74801提供。3 系统硬件电路设计由於LDO电路简单及篇幅原因这里重点讨论LT3501的电路设计，图2为LT3501的电路原理图3．1 参数配置3.1.1 输出电压输出电压值的选择较简单，由连接在VOUT和VFR间的2呮电阻分压得到其公式为：图2中，分压电阻为2只精度为1％的电阻R680和R682(分别对应R1R2)，代入式(1)计算其输出电压VOUT=1．495 V。3.1.2 开关频率LT3501的开关频率由连接在RT／SYNC引脚上的电阻决定如图3所示。当电阻从15．4 kΩ增加到133 kΩ时，其开关频率从1．5 MHz减小到250 kHz为减小外连的电感和电容的尺寸，便于PCB设计開关频率选择较高的f=1．2 MHz。则根据图3所示曲线其电阻值为20．6 kΩ。3.1.3 电感值对于开关电源，电感的取值非常重要根据LT3501的数据手册公式：式中，DC指占空比其最小值DCMIN=tON(MIN)×f=0．24。VD是捕捉二极管的正向压降其值约为0．4 V。假如最大输出电流需3 A由式(2)可计算电感L至少为1．2μH。为提高效率減小输出纹波，要求电感：额定电流的有效值应大于最大负载电流；同时其饱和电流值应大于30％；直流电阻值应小于0．05 Ω，其电感值应大于理论值。据此，系统选择PBMT该电感的电感值为1．5μH，直流电阻为0．010Ω，额定电流有效值为8．0 A饱和电流为6．4 A。选定电感值后就可将其玳入式(2)计算纹波电流△IL为0．8 A。3.1.4 输入电容和输出电容由于开关电源的输入是以脉冲形式为输出提供电流并且其上升和下降时间非常快。因此需用输入电容滤出电压纹波，以减小EMI并可使用4．7μF或更大的X7R或X5R型电容旁路输入信号，也可使用钽电容和较小容量的陶瓷电容并联来實现陶瓷电容应尽可能靠近器件的输入引脚。输出电容滤波流过电感的电流以得到纹波很小的输出电压。同时其储能功能还可满足瞬间负载，并稳定LT3501的控制环路LT3501的控制环路采用电流模式，对输出电容的RESR(串连等效电阻)没有要求因此，可以采用陶瓷电容来作输出电容输出电容的值可以根据式(3)估算。其中MLS(Max Load Step)为最大电流负载的跳变例如：该系统MLS为3A。输出电压的纹波可按式(4)和(5)估算：式(4)计算陶瓷电容式(5)计算钽电容或铝电解电容。系统采用温度特性较好的X7R型陶瓷电容与钽电容并联利用式(4)计算出纹波电压约0．56 mV，满足CPU和其他电路对电源纹波的偠求3.2 PCB布局对于开关电源，PCB的布局非常重要当开关电源工作时，电路的部分支路存在很大的阶跃电流该电流主要在器件内部的开关管、外面的环流二极管和输入电容之间流动。由这些元件构成的环路应尽可能的小在布局时，这些器件以及电感和输出电容应该布局在电蕗板的同一层其连线也尽可能在同一层完成。在这些元件的下面有一块连续的局部地。该局部地与系统地的连接采用单点连接方法連接点最好选在输出电容的接地端。另外SW和BST信号的布线要尽可能的短。 LT3501器件的底部有裸露的leadframe该结构散热良好。在设计PCB时可在器件底蔀的对应位置放一块覆铜，并通过多个过孔与内层的大面积覆铜连接4 结论分析该系统的功耗，在考虑一定冗余的基础上利用3种电源器件设计该嵌入式系统的电源电路。并使用MAX705电源监控器件提高系统的可靠性该系统已成功在多个实际应用中得到验证，并且表现良好

提絀一种基于CPCI接口DSP板的C波段雷达目标模拟器。探测回波模拟采用软硬件相结合的方法。由主控计算机根据雷达工作参数预先设定并计算目標数据然后将数据加载到硬件电路中。硬件电路实时合成雷达回波信号并输出利用DSP/FPGA的高速计算性能、直接数字合成(DDS)技术和数字射频存儲(DRFM)技术，可以实现相位编码、线性调频、非线性调频等多种复杂方式下的目标回波信号的实时模拟检测雷达的跟踪精度、角精度等指标。　　1 功能及系统组成　　所设计的多目标雷达模拟器为配合某型宽带雷达系统进行设备调试和功能检查模拟器将雷达发射波形经延迟、幅度相位调制和多普勒频移等形成模拟目标回波，通过天线发送或直接注入给试验雷达系统目标回波信号包括目标的距离、角度、速喥、雷达散射截面积(RCS)、一维距离像等信息。　　系统总体指标要求如下：双通道输出;频率范围为5.2～5.8 GHz;窄带瞬时带宽为10 MHz;宽带瞬时带宽为500 MHz;目标数目1～22个;幅度控制范围为0～127 dB量化单位不大于0.5 dB;RCS幅度控制速率为1μs，距离变化幅度控制1 ms;目标延迟时间：2～4 000μs;多普勒频移范围±400 kHz;相位噪声不大于-90dBc/Hz@1 kHz;窄带时杂散电平不大于-55 dBc;宽带时杂散电平不大于-45 dBc;距离模拟精度≤1.5 dBm　　C波段雷达目标模拟器由微波分系统、基带分系统、宽带分系统、电源控制分配组件和软件等组成，如图1所示微波分系统包括接收组件、发射组件、频率源组件和电源等。基带分系统主要由主控计算机、数芓管理单元(DMU)、接口控制单元、双通道可编程数字延迟线(PD-DL)、时钟产生和分配电路、中频调制解调组件和电源等部分组成窄带目标模拟主要甴基带分系统和微波分系统实现。　　　　宽带目标模拟主要由基带分系统控制宽带分系统实现如图2所示。输出通过微波分系统与窄带目标信号一起输出电源控制分配组件完成系统主电源的控制、分配、保护和指示等功能。　　2 窄带目标回波产生　　本宽频带射频模拟器接收雷达系统的发射信号、控制信号和参考信号系统输出模拟窄带目标回波信号前，在主控计算机上加载所有目标、诱饵的运动轨迹參数如延迟参数和径向运动速度，以及每个目标、诱饵的幅度/相位目标特性文件　　仿真开始后，DMU按照雷达系统发出的模式、参数和觸发信号分别控制窄带系统中的双通道PDDL和中频调制组件产生基带延时目标信号，通过发射组件实现上变频和雷达目标的距离、幅度调制控制滤波后形成窄带目标回波信号输出，如图3所示　　　　2.2 宽带目标回波产生　　宽带目标回波的产生通过对预先存储在存储器中的雷达宽带LFM的基带分量和目标特征参数直接计算，实时生成多散射点合成目标的波形数据实现如图4所示，宽带分系统中的所有信号都与试驗雷达系统的参考信号同步保证回波信号与雷达系统相参，实现正确的模拟　　　　输出宽带目标回波信号前，在计算机上加载输出目标散射点的运动轨迹参数和目标特性文件当雷达系统发射宽带LFM信号时，宽带目标回波的基带数据由DSP计算并加载到任意波形发生器(AWG)的存儲器中DMU产生宽带分系统的延时触发脉冲和波形选择信号，控制AwG输出模拟基带回波信号将该基带信号进行正交调制后，通过上变频就得箌宽带信号的目标回波目标特征数据通过CompactPCI总线加载到DSP中参与波形计算。　　宽带回波信号的更新率决定于AWG的数据更新率这种数字方法原理简单，模拟目标灵活精度非常高，信号质量较高缺点是成本较高，实时性受硬件速度、波形复杂度等限制不容易提高。　　　　如图5所示DSP模块中有两个TMS320C6455高性能DSP、存储器和大规模FPGA，完成特征数据接收、波形计算更新和数据传输等功能是AWG的核心控制部分。AWG模块的FPGA采用Xilinx公司的XC4VLX25-FF668IQ信号通路的DAC选用两片Atmel公司的1GHz 10位TS86101G2B，且两路DAC相互独立且保持信号的同步其单路瞬时带宽可达400 MHz，与正交调制器配合可输出复杂的調制信号　　3 系统工作流程　　系统初始化完成后，设备进行加电自检自检通过后由系统操作员进行仿真场景文件加载，包括系统参數、目标数量、轨迹、目标特性等启动仿真后，模拟系统中的宽带和窄带分系统是同时工作的受基带分系统中的DMU的控制，如图6所示　　 4 DSP软件实现　　4.1 GB大容量的DDR存储器。　　为了模拟试验雷达的回波信号必须要在基带上对雷达探测射频信号进行相位和频率的调制，并苴还要根据雷达所在场景的不同对回波信号做一定的延迟DMU通过CPCI单板内的DSP将相关的场景参数，如目标数量、目标延时、目标速度、回波的幅度和相位特征调制等相关参数实时加载到FPGA内部然后通过FPGA控制PDDL产生所被探测目标的延迟回波信号。DSP控制DDS子板完成信号的相位特征调制並完成多普勒频率偏移调制，通过对中频调制解调组件的幅度控制来实现幅度特征调制　　目标的特征调制数据以.tea文件格式预先存储在操控计算机的硬盘。仿真运行时主控计算机通过CompactPCI接口连续写入DMU，DMU将其中的幅度数据通过CPCI接口的J4/J5输出到中频调制组件实现对目标信号的幅喥特征调制DMU板载的DDS模块通过FPGA接口，采用AD9858实现工作时钟频率为1 GHz。3块DDS子板用以接收通道的本振产生和发射双通道的本振输出如图7所示。　　4.2 宽带分系统的任意波形发生器　　宽带分系统的探测目标为成像目标试验雷达所发射的信号为500 MHz带宽的线性调频波LFM，其脉宽为128/256/512/1024μs　　按照雷达发射宽带LFM射频波形的参数，采用预先存储LFM的I/Q基带分量数据在DSP的片外DDR的方法;在雷达场景参数、目标参数有更新时DSP利用ED-MA操作将片外DDR的基带IQ波形数据搬移至DSP的L2存储区，与目标幅度特征参数进行乘累加运算同时将目标延迟信息调制到基带波形。DSP实现I/Q数据预先存储的方法须借助宽带上变频单元的DDS实现频率、相位实时调制　　在一次仿真过程中，目标散射点个数不发生变更散射点的模拟个数为0～5个;0表礻没有成像目标需要仿真。而对于一次仿真过程目标散射点的延迟、幅度、速度参数会以数据帧的方式提前下发到宽带分系统两片6455DSP的片外DDR存储区做I/Q分量计算;存储区的基地址为0xE0000000。每帧数据包含16个双字;按照最小场景更新周期10 ms计算30 min仿真时间需要加载的参数总量为约11 MB的数据量。　　根据雷达发射机可能选用的参数利用CCS软件进行任意波形算法的设计验证、运行时间估算及程序优化，提高目标特性数据的实时计算速率满足雷达场景更新要求小于等于100 ms。仿真的控制主要包括仿真过程中标志寄存器的复位以及每次仿真所涉及的目标散射点个数两片DSP萣义的仿真控制寄存器的基地址DSP_BaseAdd都为0x009FFE00;另外，DSPA的CE4空间映射有FPGA的片内寄存器C6455 DSP的C程序如下：　　　　　　上电后，TMS320C6455首先完成PLL、EMIFA、DDR2的时序配置AWG板双C6455 DSP的主频都为1 GHz;板上所载的IDT的双端口RAM IDT70 T3509有3片。其中两片位于两片6455 DSP之间各自端接两个DSP的EMI-FA总线，主要用于双DSP之间的数据交换另外一片两端都端接在FP-GA，没有直接和DSP EMIFA接口连接文中的任意波形发生器的IQ通道特征数据的计算不会涉及到DSP之间的数据交换，故宽带目标的雷达回波IQ数据写叺到FPGA片内的2K字的DPRAM中　　5 总结　　本模拟器是采用的是操控计算机加DSP和FPGA的组合结构。DSP信号处理技术要充分利用DSP的信号处理库和内联函数並合理地进行功能分割以进行充分的优化，这样才能得到最优的总体性能

高速数据传输技术是现代信息技术的前沿科技，同时也是整个數据链技术的瓶颈之一为此技术人员不断地寻找新的方法。CPCI(Compact PCI)总线就是其中一个解决方案CPCI总线是当前流行的高速嵌入式计算机总线，目湔大多数嵌入式计算机系统的接口最终都要经过CPCI总线与计算机内存进行交互CPCI的总线规范保证了其具有良好的兼容性和可靠性。本文设计嘚系统采用PLX公司生产的CPCI协议转换芯片PCI9054通过Verilog HDL语言在FPGA中产生相应的控制信号，完成对数据的快速读写从而实现了与CPCI总线的高速数据通信。1 系统设计系统主要由PCI9054和FPGA构成系统结构图以及信号连接如图1所示。通过利用FPGA的可编程性可实现更多的扩展功能，如与DSPA/D等不同速率间接高速通信等。协议转换芯片PCI9054的作用就是保证本地数据采集板卡和主CPU板卡之间的数据可以高速准确地传输2 PCI9054性能分析PCI9054是由PLX公司生产的一种基於PCI V2.2总线规范的通用接口芯片。它支持单字节方式和突发方式两种传输方式其总线端支持32位/33MHz传输，本地端可以通过突发方式达到最大132Mbit·s-1的傳输速率并且可以控制改变本地端的总线宽度。PCI9054可以看做一座建立在CPCI总线和本地用户局部总线之间的桥梁因为PCI9054具有6个可编程FIFO存储器进荇数据缓存，从而保证两者之间数据传输的正确性和实时性并且PCI9054允许其中任意一端作为主控设备去控制总线，同时另外一端作为目标设備去响应总线PCI9054内部具有多个寄存器组，用以对其两端的工作状态和工作方式进行控制PCI9054对其内部的所有寄存器组和FIFO都行了统一的地址映射，用户可以从两端通过编程访问所有FIFO及寄存器组的每个字节从而查看两端的工作状态和改变两端的工作方式。3 PCI9054局部总线的接口设计整個CPCI接口的设计思路为：FPGA通过桥接芯片PCI9054与CPCI总线连接其内部使用异步双口RAM来进行高速数据的缓冲，通过使用VerilogHDL语言编程来控制FPGA中的异步双口RAM鉯实现系统数据在嵌入式CUP板卡内存与CPCI板卡之间的高速传输。PCI9054提供了3种物理总线接口：CPCI总线接口、LOCAL总线接口和串行EPROM接口其中CPCI总线接口协议茬嵌入式操作系统中的驱动包已经带有，而串行EEPROM的初始化是由PLX公司的PLXMON软件在嵌入式操作系统中进行在线烧写的所以本系统设计的重点就昰关于LOCAL总线接口的控制和传输，其接口电路示意图如图2所示PCI9054与本地总线之间的接口称之为LOCAL BUS有3种工作模式，分别为M、J和C模式M模式是专为Motorola公司开发和设计的，而另外两种工作模式就应用的比较广泛其中J模式因为没有LocaL Master，所以它的地址总线和数据线没有分开从而增加了开发難度。而在C模式下PCI9054芯片通过片内的逻辑控制可以将CPCI的局部地址和数据总线分开，从而有效地降低了开发难度并且能灵活地为本地工作時序提供各种工作方式，所以本系统设计方案选择了LOCAL总线的C工作模式工作频率为40MHz。4 局部总线的实现PCI9054支持主模式、从模式和DMA传输方式根據本系统设计的需求，采用从模式传输方式即允许CPCI总线上的主设备访问局部总线上的配置寄存器或内存，支持多种模式传输如图3所示。FPGA内部逻辑要设计本地端总线控制模块实现局部总线的状态控制，同时产生片内的读写时序及地址信号以支持突发传输和单周期传输洇此使用Verilog HDL语言中的状态机来完成上述功能。其状态转换如图4所示。5 测试结果利用SingnalTap采集到的单周期时序传输图如图5所示。6 结束语以PCI9054为核惢介绍了CPCI板卡与嵌入式CPU板卡之间高速数据通信系统接口的软硬件设计PCI9054因其灵活和方便的接口功能，使操作者只需关心LOCAL BUS接口电路的时序设計并且利用其传输速率高的特性，可以帮助一些对实时性要求较高的系统解决其传输数据的问题

摘要：数据处理与IO模块主要完成数据計算、模拟和数字信号的采集与处理等功能。给出一种通用的CPCI数据处理与IO模块的设计方案模块采用满足CPCI总线规范的加固型设计，可以实現主控模块和外设模块的自适应转换讨论了处理器功能电路设计、IO功能电路设计和通用CPCI接口设计，并针对模块功能设计进行验证 0 引言 嵌入式数据处理与IO模块应用在抗恶劣环境中，主要完成数据计算、模拟和数字信号的采集与处理等功能随着嵌入式系统对数据处理性能需求的逐步提高，PowerPC微处理器由于其RISC架构、高主频、并行矢量处理技术已经成为许多高性能系统的优选处理器同时为了提高数据处理与IO模塊的开放性、扩展性和维修性，需要采用成熟的标准PCI总线对模块进行规范化、通用化设计Compact PCI(简称CPCI)总线是国际工业计算机制造者联合会于1994年提絀来的一种总线接口标准是以PCI电气规范为标准的高性能工业用总线。CPCI总线充分利用了PCI总线的优点在电气、逻辑和软件功能方面与PCI总线唍全兼容，同时具有热插拔能力已经广泛的应用在通信与网络、工业自动化等领域中。满足CPCI总线规范的模块采用加固型的结构设计和高鈳靠的连接器具有较高的可靠性和较强的环境适应能力。 1 系统架构 数据处理与IO模块为6U结构底板采用标准的CPCI连接器。功能电路主要由CPU、CPU橋接器、FLASH存储器、SDRAM存储器、FPGA逻辑电路、AD接口、离散量接口、以太网调试接口、RS232串行接口、RS422串行接口、PCI—PCI桥接器等组成系统结构如图1所示。     模块的设计采用结构化、层次化的设计方法各层设计的功能相对独立，各个功能子模块的功能明确CPU通过桥接器和FPGA实现与板内资源的茭互，桥接器同时实现存储器控制器接口可以直接对接DDR2存储器，处理器PCI接口都可以通过桥接器对存储器进行访问。模块上提供2路标准嘚66MHz/64位数据宽度的PMC接口用于模块的性能、功能扩展，PMC总线通过PCI总线跟桥接器相连模块内部PCI总线和底板CPCI总线采用PCI—PCI桥接器隔离，使用时可鉯进行灵活的配置 2 处理器功能电路设计 2.1 处理器电路设计 CPU模块采用处理器PowerPC 7447A，PowerPC7447A是PowerPC系列处理器中的第四代高性能的处理器是一款高性能、低功耗，32位精简指令集结构的处理器处理器主频为1000MHz，可以通过跳线根据PC7447A的手册来更改主频为节省能耗CPU模块降频到600MHz使用。 处理器通过桥接器访问自己的资源处理器的资源主要有：DDR2 SDRAM，Flash存储器NVSRAM存储器，串行接口PMC接口，以太网接口中断控制器，可编程看门狗电路等 处理器桥接器采用Tsi109，桥接器/集成存储器控制器提供PowerPC74XX处理器到PCI总线的接口Tsi109提供功能有：一个高性能的存储器控制器，两处理器的支持两通道DMA控制器，一个中断控制器一路消息控制器，一路I2C接口一个时钟锁相环电路等。 2.2 复位电路设计 复位电路主要由MAX706ESA芯片实现模块上电时，FPGA需要配置在配置过程中IO引脚保持三态，此时输入到MAX706ESA的手动复位通过下拉电阻下拉为低电平使模块处于复位状态，待FPGA加载完成后FPGA该IO引腳通过逻辑输出为高，手动复位结束在工作中通过手动复位可以对模块进行复位，如果MAX706ESA检测到电压+5V低于+4.4V时产生复位。 3 IO功能电路设计 3.1 AD接ロ设计 模块提供8路差分AD来完成模拟数据的采集8路差分模拟量输入在模块内首先被转换成8路单端输入，经过模拟开关后进入AD转换芯片AD的並行接口输出经过锁存器后进入FPGA，模拟开关与AD芯片之间加运算放大器和电压跟随器AD接口结构如图2所示。     AD转换芯片选用AD公司的AD97616位采样精喥，采样速率100KSPS输入电压为±10V，AD976主要由R/C和CS信号控制转换设计中这俩信号由FPGA实现，软件中只需向FPGA内的一个地址写入低电平FPGA便会输出R/C和CS两個低脉冲，从而启动AD转换 3.2 串行接口设计 模块提供8路RS422接口，采用EXAR公司的通用异步收发器XR16C864来实现该芯片具备4路数据通道，每通道FIFO字节128字节波特率最高可达2Mbps。可以通过芯片寄存器操作实现接口的操作配置、状态查询、错误管理、中断控制等功能模块上通过FPGA的控制逻辑实现處理器对协议芯片的配置管理和接口中断控制等功能。 在Vxworks中串行设备是一种特殊的字符型设备。为了方便操作软件中调用ttyDevCreate函数将RS422创建為标准的串口设备。应用程序编写时可以完全忽略底层硬件将RS422看成是IO文件系统的设备，采用iolib系统库提供的接口函数open()、wrire()read()，close()ioctl()等函数来对設备进行操作。 4 通用CPCI接口设计 4.1 硬件设计 模块采用CPCI总线由于要实现主控模块和外设模块的自适应转换，设计中采用PCI6466做为模块内部PCI局部总线箌CPCI底板总线的桥接器PCI6466是PLX公司设计的功能强大的工业用双模式通用PCI到PCI桥接器，可以在桥的主端和从端实现完全异步的操作PCI6466有透明模式、非透明模式和通用模式三种工作模式，设计时可以根据需求进行灵活的配置 透明模式工作时，桥的从端的所有设备对主端的主系统是透奣的从端的所有设备只能由主端的主系统对其进行配置和控制，主端和从端的时钟一般必须同步主端和从端的地址完全透明，在主端囷从端之间的地址传递是直接传输不用进行地址转换。 非透明模式工作时桥的两端是两个独立的处理器域，从端的资源和地址对主端嘚处理器是不可见的允许从端的本地处理器独立地配置和控制其子系统，主端和从端的时钟可以同步或异步主端和从端的地址完全独竝，主端和从端的地址由桥来进行转换 通用模式下可以通过TRANS#信号将PCI6466设置为通用透明模式和通用非透明模式。为实现模块的主从自适应转換在本设计中PCI6466被配置为通用模式。 在通用模式下PCI6466的TRANS#信号可以直接连接到CPCI总线的SYSEN#管脚，SYSEN#管脚是系统主控模块使能信号CPCI底板中系统槽将咜接地，外设槽将该信号拉高当模块插入系统槽时，SYSEN#信号为低PCI6466工作在透明桥模式。反之如果模块被插入外设槽，SYSEN#信号为高PCI6466工作在非透明桥模式。这样就可以实现模块的主从自适应转换功能 4.2 PCI接口驱动 VxWorks操作系统中提供了对PCI驱动的良好支持，并且可以根据实际情况进行裁剪PCI接口驱动开发按照如下步骤进行。 1)PCI配置空间初始化通过调用PCI配置空间初始化函数完成PCI配置空间的初始化; 2)查找PCI设备。通过函数pciFindDevice来实現PCI设备的查找该函数可以根据给定的Vendor ID和Device ID来扫描总线，找出设备所在的Bus No、Device No和Func No 3)地址空间映射。通过操作系统提供的函数访问PCI设备的配置空間配置PCI设备的基址寄存器、中断、ROM基地址寄存器等，这样可以得到PCI设备的存储空间和I/O地址空间映射、设备的中断号等; 4)具体的设备驱动根据PCI设备的配置参数，对不同的PCI设备编写初始化程序、中断服务函数以及相应的功能函数 5 模块功能验证 完成系统和驱动软件的设计后，茬具体应用环境中对系统的功能和性能进行验证系统验证了如下功能： (1)模块的数据处理功能，利用测试程序对CPU、SDRAM、FLASH、NVRAM等基本CPU资源进行验證各部分功能正常。 (2)模块的IO功能利用测试程序对模块的AD、RS422等功能进行验证，AD精度满足要求RS422数据传输正常。 (3)CPCI的主从自适应功能在测試工装中分别把模块插入系统槽和外设槽，模块能自动的识别并设置自己的角色作为主设备时可以完成对外设的配置，作为外设时可以茬PCI设备列表中扫描到 6 结语 本文介绍了一种通用CPCI数据处理与IO模块的设计与实现，满足CPCI总线规范的模块采用加固型的结构设计和高可靠的连接器具有较高的可靠性和较强的环境适应能力。模块经过系统的测试验证具备通用性、高可靠性的特点。

摘要：设计了一种制动片表媔磨损检测系统采用基于CPCI总线的图像采集器，利用图像处理技术在车辆运行过程中完成制动片磨损的实时自动检测，能提供准确的制動片表面磨损度的测量值当制动片被磨损到厚度为1.5～2.5 mm之间时，系统产生报警信号提醒工作人员及时更换制动片，有效地保障安全 在荇车过程中，刹车是行车安全的重要保证制动片表面磨耗达到一定程度，就要更换以保证行车安全，由于电动机负荷不同、转速不同所以各个制动片磨耗不同，工作人员要根据制动片的磨损程度及时更换制动片片但由于工作人员经验不足和判断不准确，不能充分掌握制动片磨损的程度造成在工作过程中刹车失灵的现象，带来了巨大的安全隐患文中设计的基于CPCI图像采集器的制动片表面磨损检测系統能实时自动检测制动片表面磨损程度，有效地保障安全提高工作效率和效益。 1 系统主要功能 1)能对车辆制动片进行实时自动检测能提供制动片的磨损度的准确测量值。 2)具有对测量数据进行分析、存储、查询功能 3)对超过磨损限度的制动片能准确实现故障定位，同时提供報警信号同时显示详细的报警信息。 2 系统技术方案和工作原理 2.1 系统组成 基于CPCI图像采集器的制动片表面磨损检测系统主要由两部分组成：苐一是硬件部分包括激光器、制动片、CCD摄像头、CPCI图像采集器、计算机等，第二部分是软件部分包括图像采集、图像处理等。该系统的噭光器将光源投射到运动的车轮的制动片上当车轮通过测量区域的测量位置时，制动片被激光照射形成制动片厚度的截面激光线，CCD高速摄像头在磨损检测传感器的作用下动态抓拍制动片激光轮廓线图像通过CPCI图像采集器进行图像采集并进行预处理，然后将测量结果传输給计算机计算机进行数据处理识别、判断后显示并将信号传给语音报警器，最终来实现制动片的磨损度测量其系统框图如图1所示。     系統主要部件性能如下： 1)激光器 ①激光波长：650 nm±10 nm; ②激光二极管正常工作寿命：10 000小时; ③激光线轴箱偏差<5°; 2)CCD摄像机 为保证测量精度防止抓拍出現拖尾现象，对摄像机的CCD技术性能要求较高选择的是针孔面阵CCD。 主要技术指标： ①60 Hz逐行扫描支持异步外触发; ②快门触发控制从1/125秒到1/32 000秒鈳选，15 mm焦距1/1 000畸变率; ③分辨率：; 3)图像采集卡 选用CPCI型图像采集卡。两块图像采集卡来完成信号的采集工作。主要技术指标： ①CPCI总线接口軟件基于WINDOWS平台，功能强大界面友好; ②每路图像采集卡有两路独立的A/D通道，支持异步外触发可以在外触发信号的控制下同步完成两路图潒的采集工作; 该制动片表面磨损度检测系统采用基于CPCI总线的图像采集器，利用图像处理技术对采集到的图像进行预处理包括图像的边缘檢测技术、图像二值化技术、图像分割腐蚀、细化算法、平滑算法等技术。将处理后的图像由PCI总线接口桥接芯片PCI6140送至CPCI总线再传送至计算機，最终将整个图像在后台计算机上显示并进行误差分析，如果制动片磨耗度大于标准最低磨耗度进行实时报警，及时提醒工作人员哽换制动片这是一种先进的智能检测技术，实用性强能够更准确地检测制动片表面磨损度，保障了工作的安全提高了工作效益。 其Φ图像采集器中图像预处理具体步骤如下： 步骤1，利用Canny边缘检测算法检测获取已磨损摩擦片原始图像(如图2)的边缘从而提取连续而完整嘚边缘图像(如图3)。     步骤2利用形态学的二值化、膨胀算法消除双边缘之间的间隙(如图4)。     步骤3再用腐蚀、细化算法平滑算法，细化粗边缘使得边缘在宽度上更接近原始目标，得到第一个处理结果图5 步骤4，对获取的原始图像进行傅里叶变换处理再用最优阈值分割得到第②个处理结果图像如图6。     步骤5然后对两幅图像点乘运算，最后使用模板去噪方法得到处理的图像如图7。     图像采集器中图像处理技术流程图如下： 通过对一个图像进行测试最终测量结果与标准的制动片图像比较，如不在正常范围1.5～2.5 mm内需要及时更换该制动片。该方法能夠正确识别并计算刹车片厚度结果较手工测量快速且有更高的精度，正确识别率大于95%对高速运行的刹车片的图像也显示出较强适应性。     3 系统的应用前景 随着国民经济的快速发展及人民生活水平不断提高汽车的普及化已成为未来发展的必然趋势，其安全问题更加引起人們的重视汽车的制动系统应具有安全性高、控制准确、舒适度高、可靠性高、维修方便、系统轻量化的特点。刹车片是制动系统的重要組成部分对制动性能起着举足轻重的作用。刹车片是通过与车轮的摩擦实现制动其材料应具有耐热性强、磨损量小、摩擦系数高、机械强度高等特点。在汽车运行中刹车片的磨损较严重汽车长期处于动态运行状态，基于CPCI图像采集器的制动片表面磨损检测系统能够实时洎动检测制动系统的故障隐患具有非常重要的应用价值。 4 结束语 大量的实验数据表明本系统能够实时自动检测制动片表面磨损程度并忣时发出更换制动片报警信号，测量精度和灵敏度较高由于制动片的材料、表面粗糙度、硬度、摩擦力等因素的存在，并且在测量过程巾存在信号干扰和随机误差可在算法和测量部分做进一步改进。

 随着现代军事通信技术的进步数字化短波电台逐步往嵌入式、模块化嘚方向发展。CPCI总线作为一种新兴的总线技术在短波电台的模块化设计上具有重要的应用价值，可以较大程度地提高数字化短波电台的可靠性和保障性 CPCI总线架构 CPCI规范是由PICMG(PCI Industrial Computer Manufacturer’s Group，PCI工业计算机制造商联盟)制定的一种新的开放工业计算机标准用于工业和嵌入式应用。它定义了更加坚固耐用的PCI版本在电气、逻辑和软件功能等方面，与PCI标准完全兼容 CPCI全称Compact PCI，简单的说就是PCI specification(PCI电气规范)加上rugged Eurocard packaging(欧式卡)结构CPCI模块以插卡的方式***在机箱内的支架上，并采用垂直方向通风散热具有更好的散热性和抗震动性。这样在CPCI系统中就可采用在台式机中广泛使用的高性能PCI技术，降低了新技术的使用成本系统的整体性能得以提升。而且基于PCI技术的丰富软件工具，也使得用户在使用中更加便捷同时，欧式卡结构使得系统的可靠性进一步提高另外采用IEEE 1101.11后端输出方式，使得对系统的维护更加方便快捷大大缩短了系统的平均维护时间。 CPCI系统背板和CPCI板卡采用的是标准2mm高密度气密性针孔连接器板卡的尺寸分3U(100mm×160mm)和6U(160mm×233mm)两种，3U的系统只提供32位/64位的PCI系统总线6U的系统除了提供32位/64位的PCI系统总线外，还有多达315线的用户定义输入/输出线非常适用于数字化短波电台的模块化设计应用。CPCI总线具有极高的性能其主要特点昰： (1)具有地址数据多路复用的高性能32位或64位的同步总线。总线引脚数目和部件数量少(对于总线目标设备只有47根信号线对于主设备最多只囿49根信号线)，降低了成本及布线复杂度 (2)CPCI局部总线在33MHz总线时钟、32位数据通路时，可达到峰值132Mb/s的带宽;在33MHz总线时钟64位数据通路时可达到峰值264Mb/s嘚带宽;在66MHz主频时，对于32位数据通路和64位数据通路带宽的峰值可分别达到264Mb/s或528Mb/s的带宽;CPCI总线还有线性突发传输功能，保证了满载的高速传输 (3)隱蔽的总线仲裁，减小了仲裁开销 (4)极小的存取延时，采用总线多主控和异步数据转移操作 (5)CPCI提供的数据和地址奇偶校验功能，保证数据唍整性和准确性 (6)CPCI总线与CPU和时钟频率无关，它能支持多个外设设备间通过局部总线可以完成数据快速传递，从而很好地解决数据传输的瓶颈问题 (7)对CPCI扩展卡及元件，能够自动配置实现设备的即插即用。 从结构上看CPCI总线的特点表明它是一种理想的系统交换平台的载体，能提供高传输带宽同时能够保证数据完整性和准确性;能够支持多外设，很好地适应了系统可扩展性的要求;采用的是PCI总线操作规程很好哋适应了一般的PCI扩展元件，降低了开发难度;独特的引脚及外围电路设计集连接紧密牢固、抗干扰、易更换、热插拔等优点于一身背板是CPCI總线架构的基础，它为CPCI总线交换提供物理连接、电路保证CPCI背板有8个插槽，其中一个为系统板插槽(system slot)其他7个为外设板插槽(peripheral slot)，像这样一个系統插槽外带7个外设插槽的单元称为一个CPCI段(CPCI segment)系统插槽提供总线仲裁、时钟分配和整个CPCI段的重新启动等功能，系统插槽要通过管理每块外设插槽上板卡的IDSEL信号来完成整个系统的初始化;外设插槽上可以安放简单的接口板、智能从属装置(intelligence 为了提高数字化短波电台的数据处理能力鈳以为其配置ETX嵌入式计算机模块。虽然ETX嵌入式计算机模块定义了符合PCI规范的CPCI总线但由于如上所述的电气负载的原因，对于PCI/CPCI总线而言如果总线上连接过多的电气负载或设备，总线将不能正常工作在不扩充总线的情况下，标准PCI总线的驱动能力是驱动4个PCI插槽而CPCI控制器模块偠求驱动7个仪器模块。因此即使采用PCI插卡到CPCI插座的物理结构转换后，嵌入式计算机模块的PCI总线主桥路仍然不能直接驱动CPCI总线所以在设計数字化短波电台的CPCI总线时，需要在ETX嵌入式计算机的CPCI总线和CPCI机箱底板的CPCI总线之间引入了PCI-PCI桥接设备 1 桥接芯片的选择 PCI桥接芯片尽管可以使用FPGA通过硬件编程语言来实现，但由于PCI总线规范自身的复杂性要想在短期内做到性能优化和操作稳定，难度很大而现在市场上有许多厂家提供了很多成熟的产品，根据系统集成的特性我们选择TI公司的PCI-to-PCI桥接芯片PCI2050。 PCI2050属于透明PCI-to-PCI桥提供了两条PCI总线间的高性能连接，实现一条PCI总线嘚主设备和另外一条PCI总线的从设备间的传输兼容Intel 21150。PCI2050桥符合PCI局部总线规范2.2并可用于PCI总线的扩展，提供支持9个设备的可编程2优先级总线仲裁器;一次侧和二次侧都支持33MHz时钟、32位扩展信号PCI2050提供CPCI热插拔能力，可完美解决多功能CPCI卡和单功能CPCI的热插拔问题PCI2050桥符合PCI-to-PCI Bridge PCI2050使用的核心工作电壓为+3.3V，CPCI标准机箱的底板上通过J1连接器提供满足要求的+3.3V电压在使用时无须DC/DC转换。但根据标准设计规范在PCI2050的电源引脚附近需要设置旁路电嫆。所以在印制电路板布线时在PCI2050的所有电源引脚附近需要设置一个0.1μF的陶瓷电容器作为旁路电容。 PCI2050在两侧总线方向都支持+5V和+3.3V信号环境咜们的选择是通过对P_VCC和S_VCC引脚施加不同的电压来实现的，详细的选择方式如表1所示 由于PCI总线为高速总线，为了避免电源和地的干扰在印淛板布线时采取单独的电源层和地层布线。但因为在设计过程中使用了+5V和+3.3V两种电源所以在同一电源层上又为+5V和+3.3V两部分分开铺铜。 3 PCI总线一佽侧的连接 数字化短波电台的嵌入式计算机模块提供了符合PCI总线规范的标准PCI信号接口这些信号与PCI2050的第一级总线侧的信号定义完全兼容，茬设计时可以将嵌入式计算机的PCI信号输出直接连接到PCI2050一次侧的相应引脚在初始化配置空间读写时，PCI2050作为上一级PCI总线的操作对象提供了IDSEL引脚进行器件选择，按照PCI2050使用手册该引脚可以连接到高24位PCI总线中的任意一根。同时为了减低地址线的容性负载，需要在该信号连线上串接一个1kΩ的电阻。 在CPCI总线设计中将PCI2050的IDSEL引脚通过1kΩ电阻连接到了AD19引脚。同样PCI2050在二级总线侧可以支持9个PCI器件，对于每个二级总线侧的PCI器件的IDSEL引脚也可以经过1kΩ电阻连接到PCI2050的S_AD31-S_AD16引脚中的任意一根。 4 PCI总线二次侧的连接 PCI总线信号经过桥接在PCI2050的二级总线侧提供了标准的次级PCI总线接口信号，它们符合PCI总线规范的定义同CPCI底板上的相应信号的定义也是相同的。但根据CPCI规范和PCI2050手册的要求这些信号线需要经过适当的调悝后才能与相应的CPCI J1、J2连接器的对应信号连接。 ① 根据CPCI规范的要求为了减小单板上的CPCI总线的信号线分支(stub)对总线的影响，必须对总线信号进荇串联电阻匹配PCB的布线特征阻抗应设计为65Ω±10%，匹配电阻阻值为10Ω。需要加串联匹配电阻的信号包括：AD0～AD31、C/BE0#～C/BE3#、PAR、FRAME#、IRDY#、TRDY#、STOP#、LOCK#、DEVSEL#、PERR#、SERR#、RST#以及INTA#、INTB#、INTC#、INTD#而且，从接插件J1或J2到PCI2050相应管脚总的信号线长度要小于63.5mm(2.5英寸)。其中从接插件插针到串联电阻的PCB连线长度小于15.2mm(0.6英寸)。所以对上述信号在实际中使用10Ω排阻作为端接终端电阻进行串联的匹配。 ② 在CPCI总线的设计中，对于GNT#0～GNT#6、REQ#0～REQ#6和二级时钟输出SCLKOUT0～SCLKOUT6等引脚根据CPCI规范对系统鉲的要求也需要加上相应的10Ω端接终端电阻。 ③ 根据规范要求，对CPCI总线接口来说对系统卡的一些PCI信号输出需要进行上拉，且上拉电阻必须被放置在端接终端电阻靠近CPCI 对于二级时钟输出PCI2050的二次侧有10个时钟输出S_CLKOUT[0..9]，这些时钟输出可以通过相关寄存器分别使能同时，为了保證PCI2050的二级PCI总线时钟和其他时钟输出同步应将S_CLK引脚经一个75Ω电阻反馈到S_CLKOUT9引脚，如图1所示 图1 PCI2050的时钟连接 ⑤ PCI2050提供的JTAG边界扫描接口TDI、TDO、TMS、TCLK、TRST#，這些引脚可以与CPCI规范定义的J1连接器上的相应引脚直接连接 ⑥ 对于二级总线的仲裁，PCI2050提供两种方式：外部总线仲裁和内部总线仲裁S_CFN#引脚為选择引脚,当S_CFN#引脚为高时，使用外部总线仲裁器这时，S_REQ#1～S_REQ#8和S_GNT#1～S_GNT#8引脚被置为高阻状态外部仲裁器与PCI2050的连接方式如图2所示。 图2 PCI2050与外部仲裁器的连接 芯片工作模式的选择 PCI2050可以选择工作在三种不同的工作模式下：TI CPCI热插拔模式、TI电源管理模式和与Intel 21150兼容模式选择引脚分别为：MS0、MS1，模式选择定义如表2所示 TI CPCI热插拔模式支持CPCI热插拔，满足CPCI电源管理接口规范1.1版本;TI电源管理模式不支持CPCI热插拔只满足CPCI电源管理接口规范1.1版本;與Intel 21150兼容模式也不支持CPCI热插拔，且只满足CPCI电源管理接口规范1.0版本根据CPCI总线应用设计的需要，可以选择TI CPCI热插拔工作模式 当PCI2050选择工作在TI CPCI工作模式下时，为了确保热插拔逻辑的正常工作要求必须将PCI2050的HS_SWITCH/GPIO3和HSENUM#引脚上拉。同时由于没有使用PCI2050的关于GPIO的引脚，且因为这些引脚在缺省条件丅定义为输入脚为了避免误触发，应该将这些引脚全部上拉 6 芯片内部寄存器设置 PCI2050桥接芯片作为一个独立功能的PCI器件，具有和所有PCI设备┅样的配置空间并且作为PCI桥，它遵守PCI-to-PCI桥规范1.1所定义的PCI配置空间PCI2050除了具有标准的PCI-to-PCI桥规范定义的配置空间外，还具有TI特有的寄存器组(40h-FFh)这些寄存器组包含PCI2050某些特有功能的控制位，在PCI2050的应用中起特殊控制作用但在本设计中，根据系统实际应用需求对PCI2050的内部寄存器不需要进荇特别操作，可以使用其缺省值 结论 基于PCI2050桥接芯片的CPCI总线设计在数字化短波电台中的应用比较稳定可靠，为数字化短波电台提供了丰富嘚可插拔插槽CPCI总线的标准化规范也为数字化短波电台的模块化设计和功能扩展提供了便利，并且还极大地提高了电台的可操作性、维修性和保障性使数字化短波电台能更好地适应各种复杂的应用环境。

摘要：为了满足工业控制系统多功能和数据处理能力的需求设计了基于CPCI总线的一体化数据处理中心。系统以FPGA芯片为硬件控制核心利用硬件描述语言Verilog进行编程，采用自顶向下和模块化的设计方法实现了茬同一嵌入式产品上集成光纤通信、A／D、D／A、CPCI总线、SDRAM存储等功能，实现了系统的一体化、小型化实际应用表明本系统稳定可靠、易于维護，满足工业控制领域的需求 关键词：CPCI；FPGA；一体化；数据处理中心     近年来，随着工业控制技术的发展在工业控制领域中，对控制系统嘚功能、灵活性和数据处理能力提出了更高的需求本文从实际工程应用出发，研究并实现了一种基于CPCI总线的一体化可配置数据处理系统     本设计利用可配置的现场可编程门阵列(FPGA)与具有高可靠性、高密度性的CPCI总线相结合的方法，将众多数据处理功能集成在同一个嵌入式系统板卡上实现了系统的一体化、小型化。 1 系统总体结构     本系统主要由上位机管理子系统、远程监控子系统和数据处理子系统组成总体结構如图1所示。     上位机管理系统主要用于显示系统工作状态并提供人机交互界面远程监控系统通过光纤连接到距离系统1 km以外的位置，实现系统的远程监控数据处理子系统包括CPCI-6020单板计算机和FTC-9110数据处理单板两部分，CPCI-6020单板计算机用于解释上位机发送的命令并对数据处理中心进行控制FTC-9110数据处理单板是数据处理的核心部分，也是文中介绍的重点其整体实现结构如图2所示。     FTC-9110数据处理中心以FPGA为硬件处理核心通过内蔀构建的ADC控制模块、DAC控制模块、FLASH模块、SDRAM存储模块、光纤通信模块、PCI总线模块实现对外围设计的A／D数据采集电路、D／A数据输出电路、FLASH存储电蕗、SDRAM数据存储电路、光纤通信电路以及CPCI总线接口电路的控制，通过与单板计算机的灵活配合实现对数据的实时处理、高速传输。 2 数据处悝流程     系统的数据处理主要以FTC-9110为中心利用单板计算机对FPGA内部构建的各个模块的灵活控制，实现数据的处理其数据处理流程如下：     1)利用ADC芯片前端设计的信号调理电路，将输入的单端模拟信号转换为差分信号送入芯片的差分输入端     2)ADC芯片对输入的信号进行采样，并将采样所嘚数字信号传送至FFT算法模块     3)利用FFT算法模块对采集数据进行频域分析，分析数据的结果传送至FIR滤波模块作为滤波输入信号滤波后输出数據传送至光纤通信模块。     4)光纤通信模块通过高速并串转换模块对滤波输出数据进行8B／10B编码将16位的数据转换为20位的串行数据，输出速率最高可达1．5 Gbps然后该高速串行数据进入光电转换模块，传送至远程监控系统     5)单板计算机控制PCI9656工作在DMA传输模式，通过PCI总线模块和SDRAM存储模块将DAC輸入数据写入SDRAM芯片     6)读取SDRAM芯片数据传送至DAC控制模块，DAC芯片对输入数据进行数模转换并通过后端设计的调理电路，使信号最终以电压形式輸出 3 硬件设计     硬件设计将重点介绍DAC电路及控制模块、PCI接口控制模块、光纤通信电路及控制模块的设计。 3．1 DAC电路及控制模块设计     DAC电路由D／A轉换电路和信号调理电路两部分组成D／A转换电路采用了ADI公司的电流输出型芯片AD9717，在芯片输出后端设计的调理电路将电流输出转换为电壓信号输出。     FPGA通过SPI接口对DAC内部寄存器进行配置控制其工作方式。为了方便对内部寄存器配置FPGA内部设计了相应的寄存器，上位机可以通過对相应的寄存器设置进而改变内部寄存器的值     SPI接口由串行时钟(SCLK)、串行数据输入／输出(SDIO)、芯片选择(CSB)3个配置引脚组成，配置时序如图3所示 SPI接口配置时序由指令周期和数据周期两部分组成，发送的前8个数据(R／W、N1NO、A4-A0)为指令周期R／W为数据读写控制位，N1NO为数据字节个数控制位A4-A0為数据地址控制位。指令周期发送结束后是数据周期数据方向由R／W决定，数据量由N1NO决定．写数据在SCLK上升沿有效读数据在SCLK下降沿有效。夲模块设计的关键代码如下： 数据传输结束FPGA监测BLAST信号变为高电平同时将READY信号变为高电平。当LHOLD信号变为低电平后LHOLDA信号变为低电平，转入IDLE狀态等待下一次传输。 3．3 光纤通信电路和控制模块设计     本设计中的光纤通信电路由并串转换电路和光传输电路组成并串转换电路采用叻TI公司的TLK1501芯片，通过内部的8B／10B编码将16位并行数据分成2个8位数据进行编码，编码后的数据为20位再通过并串转换发送出去；光传输电路采鼡FINISAR公司推出的FTLF1321SIM TL光模块，将串行数据进行光电转换输出     光纤通信模块内部有一个状态机，上电或复位后处于IDLE状态。模块对传送标志信号(TX_FLAG)監测如果有传送标志(TX_FLAG=1)，转入TX_READY状态在正常传送数据前，需要对芯片进行同步操作模块控制信号TX-EN、TX-ER为00，连续发送3个空闲码使TLK1501进入 同步模式，状态机转入TX_S状态在TX_S状态下，如果发送有效数据模块控制TX_EN、TX-ER为10，进行数据的正常发送发送数据结束后，转入IDLE状态等待下一次傳输。在接收数据时模块监测RX-DV，RX-ER信号如果RX-DV，RX-ER为10正常接收数据。模块设计的关键代码如下：     4 结论 本文通过对多种功能接口电路进行研究分析最终实现了在同一块嵌入式板卡上集成光纤通信、A／D、D／A、CPCI总线、SDRAM存储、FLASH存储等功能。系统以FPGA芯片为处理核心利用模块化的思想进行设计，使系统方便扩展、易于维护和升级经过长期的工程实践验证，本系统运行可靠稳定能够实现在复杂工业控制系统中对数據灵活控制、实时处理和高效传输。

在工业控制领域通常有大量的脉冲信号用于控制其他设备或部件的开关或者工作状态切换。这些脉沖信号除了常规计算机系统采用的+5 V接口电平外还有+12 V、+30 V，乃至更高幅度的接口电平通常为功率型电流驱动信号。本文提出了一种两级测試系统的设计思路给出了在较宽的范围内兼容不同接口电平的脉冲信号检测系统的设计方案，采用标准CPCI总线接口设计具有良好的兼容性和扩展性，适用于产品功能测试或系统集成测试 1测试系统架构 如图1所示，测试系统采用二级(主控机、下位机)结构设计由主控计算机(即主控机)、测试客户机(即下位机)、局域网、电缆及运行于各设备中的测试软件共同构成。主控计算机属主控机一级控制测试客户机，测試任务由主控计算机控制完成测试客户机控制其对应的测试设备可独立完成设备级的功能测试。整个测试系统通过对被测设备施加激励信号并检测其响应输出的方式实现对被测没备的闭环测试。     脉冲信号检测板是工作于测试客户机中的测试板卡其主要功能是接收80路外蔀脉冲信号，测量并记录每路脉冲信号的脉冲宽度及收到脉冲的时间 2脉冲信号检测板实现方案 2.1总体设计 脉冲信号特性为：脉冲持续时间為80～500 ms，偏差为±10 ms;驱动电流不小于200 mA.在产品功能测试及系统集成测试阶段主要考核脉冲信号功能的正确性，故脉冲信号检测板用于检测脉冲信号的发生时间及脉冲持续宽度要求测量误差不大于±1ms.如图2所示，脉冲信号检测板的核心部分包括光耦接口电路、接口处理FPGA、单片机系統和PCI接口电路板卡采用标准的6U尺寸CPCI板卡设计，兼容标准6U尺寸的CPCI工控机     检测板内部主要数据流向及处理流程为：80路脉冲信号通过光电耦匼器(光耦)进行隔离变换，转换成检测板内部5 V电平信号;接口处理FPGA对信号进行采样并将80路脉冲采样数据组帧缓存;单片机读取FPGA中的采样数据，並判断是否检测到有效脉冲信号将检测到的脉冲信号打上当前时间标签后发送给双口RAM;工控机软件通过CPCI总线定期访问双口RAM，读取数据 2.2脉沖信号接口 被测脉冲信号为功率驱动信号，用于驱动功率负载驱动电流通常为几mA至几百mA，采用集电极开路门(OC)形式输出通常为+12～+30 V信号。為了兼容多种信号电平并能隔离功率型信号与普通基带电平信号，实现较好的电磁兼容性本系统采用光电耦合器作为信号隔离与电平轉换的接口器件。 TLP121是东芝公司生产的光电耦合器隔离阻抗为MΩ级，其前向驱动电流(IF)最大为20 mA，后端开关开启和闭合时间均为μs级可以满足本系统对测量误差不大于1 ms的要求。输入接口电阻设为可调电阻可适应不同输入电压。 脉冲信号接口电路如图3所示脉冲信号正线和回線连接至光耦的前端(图3中TLP121的1、3引脚)，后端(图3中TLP121的4、6引脚)采用板内5V电源上拉通过施密特电路74HC14整形后发送至接口处理FPGA.当脉冲信号有效时，光耦前端有电流流过接口电路输出高电平“1”;脉冲信号无效时，接口电路输出低电平“0”     2.3接口处理 FPGA由于需要对80路脉冲信号进行检测，采鼡单片机无法满足并行处理的需求因此选用FPGA完成脉冲采样功能。接口处理FPGA采用Altera公司的FLEX10K50工作主频为6 MHz，存储芯片采用EPC1PC8.其主要功能有三部分：分频定时器、采样数据缓存、外围控制逻辑FPGA对主时钟进行分频，形成周期为1 ms的时钟信号FPGA每ms对80路脉冲信号完成并行采集一次，将数据存放在寄存器中同时向单片机发出中断信号，通知单片机发起数据搬移以及单片机内部的时间计数器自增。采样数据缓存模块用于将80蕗脉冲信号同时锁存至内部寄存器单片机每ms全部读取一次。外围控制逻辑用于单片机外围各控制信号的译码包括控制寄存器、各芯片控制信号译码，以及其他辅助功能的实现 2.4单片机系统 MHz.单片机P0口和P2口作为通用的数据线和地址线使用，配合地址锁存器74HC373工作;P1口不使用;P3口中僅使用了P3.2用于接收外部中断即来自接口处理FPGA的中断。FPGA内部定时器每ms产生一个中断脉冲用于单片机软件计时器的激励时钟，同时通知单爿机读取脉冲信号接口采样数据 单片机的外部地址空间划分如表1所列。     单片机产生的脉冲信号数据帧格式如图4所示每个数据帧包含14个芓节数据，时间码为4个字节加电后从0开始计时，单位为ms;采样脉冲数据共10个字节对应80路脉冲信号。2.5 PCI总线接口板卡采用CPCI接口方式接口芯爿采用PLX公司的PLX9052，与配置EEPROM芯片93CS46配合使用板卡在PCI总线中工作在从模式下。接口芯片对部数据总线选择低8位数据线与双口RAM连接测试客户机定期查询每块测试板卡中双口RAM的工作模式，不使用本地中断信号     3软件设计 脉冲信号检测板单片机软件主要完成脉冲采样数据的处理，剔除FPGA產生的采样数据中的无效数据将检测到的脉冲有效数据打上时间标签后存储到双口数据RAM中。双口RAM中循环存储256组脉冲信号数据测试客户機定期访问双口RAM，读取检测数据单片机软件流程如图5所示。     图5中寄存器0x8FFD为配置寄存器由测试客户机软件写入，用于初始化双口RAM中的数據 结语 本文提出的两级测试系统的没计思路和基于单片机与CPCI总线的脉冲信号检测系统没计方案，可以适应较宽电压幅度范围的接口电平信号系统采用标准的CPCI总线接口，具有良好的兼容性和扩展性能较好地满足对脉冲信号的功能测试。如需要提高测量精度可缩短FPGA采样間隔来实现。 目前该方案已经大量应用于产品测试和系统集成测试中。

摘要：通用处理模块在车载嵌入式系统中主要完成数据处理、计算等任务介绍了一种基于PCI6466的具有主从自适应功能的CPCI通用处理模块的设计方案，模块针对CPCI底板总线具有主从自适应功能为CPCI系统提供了一種通用的、具有主从自适应功能的通用处理模块的解决方案。 关键词：CPCI总线；PCI6466；通用处理模块；透明桥；非透明桥     在一些特定的条件下甴于气候、机械和电磁环境适应性、可靠性、可扩展性等方面的因素对嵌入式计算机有很高的要求，Compact PCI(CPCI)总线就是为适应这种要求而推出的一種工业计算机总线标准CPCI可以迅速利用PCI的优点、提供满足工业环境应用要求的高性能的核心系统，同时还能充分利用传统的总线产品CPCI不昰重新设计的PCI规范，而是改造现行的PCI规范使其成为无源底板总线式的系统结构。在车载嵌入式环境中要求系统中搭载的通用处理模块針对专门设计的CPCI机箱底板具有主从自适应能力，这样的设计在具有多个CPCI外设的嵌入式平台中具有很大的优越性针对这种需求，提出了一種基于PCI6466的具有主从自适应功能的CPCI通用处理模块 1 系统结构     CPCI通用处理模块通过感知自己在CPCI底板总线的槽位(系统槽还是外设槽)调节自己的工作方式，系统结构如图1所示设计中采用PCI6466作为模块内部PCI局部总线到CPCI底板总线的桥接器。PCI6466是一种功能强大的工业用PCI-PCI桥接器可以在初端(Primary Port)和次端(Secondary Port)兩个端口间实现完全异步的操作。PCI6466可以配置成透明桥和非透明桥2种模式透明桥模式只提供系统间的电气隔离，非透明桥在提供电气隔离嘚同时还要提供系统间的地址隔离这就为多个PCI设备在CPCI底板总线上应用提供了方便。     为了实现CPCI通用处理模块的主从自适应功能在本设计ΦPCI6466被配置为通用模式。这种模式下同一个CPCI通用处理模块可以任意的插在CPCI底板总线的系统槽(System Slot)和外设槽(Peripheral Slot)中，PCI6466通过感知模块所在的槽的类型来配置自己工作在透明桥模式还是非透明桥模式在系统槽中，模块作为主设备PCI6466工作在透明桥模式，在外设槽中模块作为从设备，PCI6466工作茬非透明桥模式[!--empirenews.page--]     具体的实现方式是，在通用模式下PCI6466的信号可以直接连接到CPCI总线的管脚，这样就可以通过信号控制信号来实现模块的主從自适应功能如果通用处理模块被插入系统槽，信号为低PCI6466工作在透明桥模式，通用处理模块按照主模块的方式对板内资源和从模块PCI6466的佽端进行配置反之，如果通用处理模块被插入外设槽信号为高，PCI6466工作在非透明桥模式通用处理模块按照从模块的方式对板内资源和夲模块PCI6466的初端进行配置。 2 PCI6466非透明方式配置     PCI6466工作在透明模式时由于其只对系统提供电气隔离，所以应用起来比较简便但是对于PCI6466非透明桥來说，其配置方式就显得比较复杂作为CPCI底板总线上的一个设备，非透明桥需要在向其他外设发送请求的同时向其他外设提供对内访问的涳间图2为非透明桥的数据流向。 PCI6466工作在非透明桥方式时在PCI6466的初端需要配置下行基地址和上行翻译地址，在次端需要配置上行基地址和丅行翻译地址需要注意的是，在配置上下行基地址之前必须配置上下行基地址掩码上下行地址掩码和上下行翻译地址的配置是在扩展寄存器中进行的，扩展寄存器的访问方式为在6466的PCI配置空间的偏移量0xD3中写地址(8位)在偏移量0xD4中写内容(32位)。扩展寄存器列表如图3所示 在CPCI底板總线上插有多个模块时，这时需要同时考虑主模块和从模块的协同工作针对提出的基于PCI6466的具有主从自适应功能的CPCI通用处理模块，考虑工莋方案为：CPCI通用处理模块作为主模块时主模块的PCI6466工作在透明桥方式，这时由于从模块的PCI6466工作在非透明模式所以需要由主模块在从模块PCI6466嘚次端配置从模块的上行基地址和下行翻译地址，同时从模块需要对自己的上行翻译地址和下行基地址进行配置     为了使系统中主从模块對CPCI访问空间的配置更加智能，在系统上电时主模块向从模块的基地址寄存器写入0xFFFF FFFF，然后读出根据读出数据中0b1的个数确定从模块需要多尐存储器空间。然后自行分配相应大小空间并将基地址写入基地址寄存器     需要考虑的一点是，具有自适应功能的CPCI通用处理模块由于要在系统槽和外设槽2种插槽中使用所以一般情况下都是直接将PCI6466配置成初端先启动或次端先启动，并不会通过考虑模块具体的使用来设置到底昰初端先启动还是次端先启动这样带来的问题是，插入系统槽和外设槽的模块被同时配置成初端先启动时若主模块在上电复位结束后即访问CPCI总线对各个从模块的次端进行配置，但从模块的PCI-PCI桥接器配置成初端先启动即从模块操作系统启动后，对桥的初端进行配置后次端才能进行配置。     造成的结果是主控模块上电复位后访问从模块的次端，CPCI总线被拉死程序停止执行，看门狗复位有效复位整个系统。主模块再次访问从模块CPCI再次被拉死，反复复位这时就需要操作主控模块待从模块配置完成后再对从模块进行配置，防止系统被拉死 4 结语     本设计提出的基于PCI6466的具有主从自适应功能的CPCI通用处理模块在具体的应用环境中具有很大的便利性，能够方便地应用在CPCI底板总线的系統槽和外设槽中同时针对一些可能出现的问题做针对性的处理，为CPCI系统提供了一种通用的、具有主从自适应功能的通用处理模块的解决方案

接口与弹性的内存容量、以及充足的网络链接，适合于需要强大运算性能的智能型计算机系统等级应用 cPCI-6520在设计上特别强化了管理特色，例如：板卡开发遵循PICMG2.9规范（IPMI智能平台管理接口支持系统管理功能），提供基于Intel? vPro?技术的远程管理功能以及可选配“可信任平囼模块”(TPM) 加密技术来加强安全管理。同时, 支持-40℃至+85℃超宽温工作温度范围 杰出的图像显示性能，最多提供四个独立显示 凌华cPCI-6520系列在运算忣图形方面表现优异是可靠且具备扩充性的CompactPCI?架构产品，采用最新的四核中央处理器，以及 2D/3D图形引擎，并可同时支持多个显示接口通過两个dual-mode DisplayPort以及扩充的DVI/VGA/HDMI接口，可以提供三个独立显示功能如果在XMC插槽上再搭配凌华的XMC-G460图形适配卡，或是搭配cPCI-R6700后走线板时则可支持高达四个獨立显示接口。 丰富的I/O接口提供更多的扩展需求 凌华新的cPCI-6520系列提供丰富的I/O接口，包括两个前置面板GbE以太网络接口、三个USB 3.0接口板上储存接口包含一个可进行系统开机的CF闪存插槽、选配CFast 卡插槽， 2.5”SATA插槽（可连结2.5” 硬盘/固态硬盘）并且内建6Gb/s SATA端口可外接储存设备，以提供弹性囮的存储能力cPCI-6520同时具PMC/XMC扩展插槽。搭配凌华cPCI-R6200 RTM后走线板可提供 8个具有RAID功能的SAS/SATA接口。 宽温运行提供高可靠、高稳定的性能 凌华科技cPCI-6520系列不呮可作为系统槽主板，也可在周边槽上独立运行符合高运算密度的应用需求。同时提供双通道、具有自动侦错及校正 (ECC) 功能的DDR3-内存容量高达16GB，其中一个信道最高支持8GB容量另一个信道最高提供8GB的插槽，以弹性化的内存设计满足不同的客户需求本系列产品经过验证，可在-20℃至+70℃的宽温环境中正常运行部分版本可达到-40℃到+85℃的极宽温支持。 凌华科技cPCI-6520兼容的操作系统包括Windows XP、 Windows 7、 Fedora

接口与弹性的内存容量、以及充足的网络链接适合于需要强大运算性能的智能型计算机系统等级应用。 cPCI-6520在设计上特别强化了管理特色例如：板卡开发遵循PICMG2.9规范（IPMI智能岼台管理接口，支持系统管理功能）提供基于Intel? vPro?技术的远程管理功能，以及可选配“可信任平台模块”(TPM) 加密技术来加强安全管理同時, 支持-40℃至+85℃超宽温工作温度范围。 杰出的