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这个延时时去不掉的如果你在設置RAM ip核时把register q选中的话再看你的RAM输出，你会发现延时两个时钟这是因为输出加了一级寄存器，而对应当前有一级延时是因为ram内部对你的地址做了一个寄存 |
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前面那个时钟的问题 要用它自带好像是有延迟 因为我现在是用rom 在处理数据时我不需要对ram进行写入或更新 所以我用的应该算rom 但是自己写也行 系统的就是用那个mif初始话特别好用 如果要读取mif这个文件的话 必须用quartus自带的 那就涉及时钟 就会延迟了 如果能有办法改它那個读取的程序就好了 |
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先看一下RAM ipcore的特征，在配置时先看一下配置方式就是有锁存器 谢谢 但是我看程序例化自带的rom，outdata_reg_a => "unreigsteded", 仍然有一个时钟周期的延迟 我使用这个rom很简单 只要我给个地址 它把对应的值输出即可 但自己写的话 使用内存小的时候 工作频率还过得去 内存大了 就会慢很多 另外 想问你个其它问题 我用的altera stratix 4， 它自身有大概20Mb的内存 现在我才使用50% 他就综合不过 是不是我选的内存类型不对（我选的auto 不知道具体选那个） 如果你有这个经验 麻烦告诉一声 谢谢 |
好的，之前的账户密码弄丢了这段时间一直在弄论文的东西，有点烦等搞完这个我们一起看一下 |
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关于使用quartus设计rom控制器的延迟问題，在你进行一开始的rom设置时你把输出端口的寄存器去掉也就是'q'output port 的勾选项去掉这个问题就可以解决了 |
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使用Xilinx ISE9.1i的ipcore配置一个rom/ram时会遇到初始化rom/ram嘚操作,初始化需要有.COE文件但如何生成.COE文件？这里将会进行简单的介绍
首先，先向大家演示一下如何配置一个IPcore的具体操作（生成一个32*16的rom）
ram这种东西可以用ip方便，也可以洎己写代码描述它
仿真波形：读写同时的时候会有冲突导致xx。
第二版代码：地址寄存一拍